Programación en Verilog/Directivas para el compilador

Verilog ofrece un conjunto de directivas de compilación que permiten obtener diferentes códigos a partir de una única descripción. A continuación se detallan las más comunes. La sintaxis para la definición de una directiva es la siguiente.

 'directiva <nombre> <valor>

Define

La directiva define permite definir un valor.

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  'define TD 1
      ........
  assign #TD data = A;

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Include

La directiva include, como su nombre indica permite incluir un fichero, el cual puede contener, por ejemplo, la definición de otros módulos.

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  'include "sumador.v"

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Ifdef

La directiva ifdef permite compilar un código siempre y cuando se haya definido el símbolo al que referencia.

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  'define SIMULATION
      .....
  always @(posedge clk or posedge rst)
    if(rst) 
      data <= 0;
    else
      'ifdef SIMULATION
         data <= A;
      'else
         data <= B;
      'endif

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Timescale

La directiva timescale permite definir las unidades de tiempo con las que se va a trabajar. La sintaxis de esta directiva es la siguiente. Donde la unidad de tiempo es mayor o igual a la resolución y los valores que pueden tomar los enteros son 1, 10 y 100 y la unidad de medida puede ser: "s", "ms", "us", "ns", "ps" y "fs".

 'timescale <unidad de tiempo> / <resolucion>

Un ejemplo de esta directiva es la siguiente.

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  'timescale 1ns/100ps
     .........

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En el ejemplo, la unidad de tiempo empleada es el nanosegundo y cualquier retraso fraccional se redondeará al primer decimal debido a la resolución especificada.