Programación en VHDL/Ejemplos/Sumador

El objetivo es crear un sumador que dadas dos entradas de datos devuelva la suma de estos.

• Entradas:
  • a: operando 1.
  • b: operando 2.
• Salidas:
  • salida: suma de las entradas.

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     library IEEE;
     use IEEE.STD_LOGIC_1164.all;
     use IEEE.NUMERIC_STD.all;

     ENTITY sum IS
       PORT (a : IN std_logic_vector(3 DOWNTO 0); 
             b : IN std_logic_vector(3 DOWNTO 0); 
             salida : OUT std_logic_vector(4 DOWNTO 0));
     END sum;

     ARCHITECTURE synth OF sum IS
     BEGIN

       PROCESS (a, b) IS
       BEGIN
         salida <= std_logic_vector('0' & UNSIGNED(a) + UNSIGNED(b)); -- concatenar un cero para que las dimensiones de la suma de los vectores coincidan
       END PROCESS;
     END synth;

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