Diferencia entre revisiones de «Programación en Verilog/Sintetizabilidad»

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Disponer de un diseño en ''Verilog'' que simule correctamente es relativamente fácil. DinSin embargo, si lo que se desea es un diseño que sea sintetizable deben respetarse ciertas normas, algunas de las cuales se enumeran a continuación.
 
* No emplear retardos, dado que ello conduciría a diseños no portables. Por norma general, los sintatizadores suelen ignorar estos retrasos.