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Diferencia entre revisiones de «Programación en VHDL»

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== Índice de contenidos ==
#[[Programación en VHDL/Introducción|Introducción]] {{desarrollo|100%|26 de septiembre 2009}}
#[[Programación en VHDL/Elementos básicos del lenguaje|Capitulo 1: Elementos básicos del lenguaje]] {{desarrollo|100%|27 de septiembre 2009}}▼
##Descripción
#[[Programación en VHDL/Entidad|Capítulo 2: Entidad]] {{desarrollo|100%|26 de diciembre 2005}}▼
##Historia
#[[Programación en VHDL/Arquitectura|Capítulo 3: Arquitectura]] {{desarrollo|75%|27 de septiembre 2009}}▼
##Otras alternativas
###ABEL
###AHDL
###Verilog
###Otros
##Tipos de descripción
###Descripción de comportamiento
###Descripción de flujo de datos
###Descripción estructural
▲#[[Programación en VHDL/Elementos básicos del lenguaje|Elementos básicos del lenguaje]] {{desarrollo|100%|27 de septiembre 2009}}
##Comentarios
##Identificadores
##Números
###Bases
##Tipos de datos
###Tipos escalares
###Tipos compuestos
##Constantes, señales y variables
###Constantes
###Variables
###Señales
##Operadores
▲#[[Programación en VHDL/Entidad|Entidad]] {{desarrollo|100%|26 de diciembre 2005}}
##Señales en una entidad
▲#[[Programación en VHDL/Arquitectura|Arquitectura]] {{desarrollo|75%|27 de septiembre 2009}}
##[[Programación en VHDL/Arquitectura#Diseño_concurrente|Diseño concurrente]] {{desarrollo|100%|27 de septiembre 2009}}
###WHEN
###WITH
###BLOCK
##[[Programación en VHDL/Arquitectura#Diseño_secuencial|Diseño secuencial]] {{desarrollo|100%|27 de septiembre 2009}}
###PROCESS
####Lista de sensibilidad
####Variables y señales
####Sentencias
#####IF
#####CASE
#####LOOP
#####NEXT y EXIT
#####ASSERT
#####WAIT
##[[Programación en VHDL/Arquitectura#Diseño_estructural|Diseño estructural]] {{desarrollo|75%|27 de septiembre 2009}}
#[[Programación en VHDL/Organización del código|Capítulo 4: Organización del código]] {{desarrollo|25%|28 de septiembre 2009}}
#[[Programación en VHDL/SíntesisOtros|SíntesisCapítulo 5: Otros]]▼
##Subprogramas
#[[Programación en VHDL/Capítulo 6: Bancos de pruebas|Bancos de pruebas]]▼
##Paquetes
#[[Programación en VHDL/OtrosEjemplos|OtrosCapítulo 7: Ejemplos]] {{desarrollo|100%|29 de diciembre 2005}}
##Sobrecarga
##GENERIC
##GENERATE
##Configuración
##Librerías
▲#[[Programación en VHDL/Bancos de pruebas|Bancos de pruebas]]
##Sentencias que ayudan a la depuración
##Ficheros
▲#[[Programación en VHDL/Síntesis|Síntesis]]
##Dispositivos
###Qué es un PLD (Dispositivo de Lógica Programable)?
###PROM (Programmable Read Only Memory)
###PLA (Programmable Logic Array)
###PAL (Programmable array Logic)
###Arquitectura de una FPGA
##Flujo de diseño
##Simulaciones
##Técnicas para tener un código sintetizable
#[[Programación en VHDL/Ejemplos|Ejemplos]] {{desarrollo|100%|29 de diciembre 2005}}▼
##[[Programación en VHDL/Ejemplos/Puerta triestado|Puerta triestado]] {{desarrollo|50%|29 de diciembre 2005}}
##[[Programación en VHDL/Ejemplos/Puerto bidireccional|Puerto bidireccional]]
Línea 83 ⟶ 27:
##[[Programación en VHDL/Ejemplos/ALU|ALU]]
##[[Programación en VHDL/Ejemplos/CPU|CPU]]
▲#[[Programación en VHDL/EjemplosSíntesis|EjemplosCapítulo 8: Síntesis]] {{desarrollo|10025%|29 de diciembre 2005}}
 
 
[[Programación en VHDL/Apéndices|Apéndices]] {{desarrollo|100%|29 de diciembre 2005}}
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