Contribuciones del usuario 187.226.141.28
Para 187.226.141.28 discusión registro de bloqueos registros
2 feb 2019
- 06:0506:05 2 feb 2019 difs. hist. +403 Programación en Verilog/Testbench →Señal de reloj última
- 06:0306:03 2 feb 2019 difs. hist. −234 Programación en Verilog/Testbench →Señales de control o datos
- 05:4405:44 2 feb 2019 difs. hist. +3 Programación en Verilog/Testbench →Señal reset asíncrona
- 05:4305:43 2 feb 2019 difs. hist. +1 Programación en Verilog/Testbench →Señal reset asíncrona
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